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JK触发器VHDL源代码

本页的VHDL源代码涵盖JK触发器vhdl代码

硬件描述语言(VHDL)代码

图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
实体JKFF1是
Port (j,k,clk,reset): in STD_LOGIC;
输入STD_LOGIC);
JKFF1结束;
JKFF1的行为为
std_logic_vector(22 downto 0);
信号clkd: std_logic;
开始
过程(时钟)
开始
如果rising_edge(时钟)
div < = div + 1;
如果;
结束过程;
clkd < = div (22);
过程(clkd重置)
开始
如果(重置= ' 1 ')
Q < = ' 0 ';
else (clkd'event and clkd='1')则
如果(j='0' and k='0')则
Q < =问;
(j='0' and k='1')则
Q < = ' 0 ';
(j='1' and k='0')则
Q < = ' 1 ';
(j='1' and k='1')则
Q<=非Q;
如果;
如果;
结束过程;
端行为;

VHDL代码的有用链接

参考以下以及在左侧面板上提到的有用的VHDL代码链接。
D触发器
T触发器
读写RAM
4 x1 MUX
4位二进制计数器
Radix4蝴蝶
16 qam调制
2位并行转串行

射频和无线教程

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