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图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;

实体Counter_VHDL是
port(Number: in std_logic_vector(0到3);
时钟:在std_logic;
加载:在std_logic;
重置:在std_logic;
方向:在std_logic;
输出:输出std_logic_vector(0到3));
Counter_VHDL结束;

Counter_VHDL的行为是
信号temp: std_logic_vector(0到3);
开始
过程(时钟、复位)
开始
如果Reset='1'则
Temp <= "0000";
elsif(时钟事件和时钟='1')然后
if Load='1'，则
temp <= Number;
elsif (Load='0' and Direction='0')然后
温度<=温度+ 1;
elsif (Load='0' and Direction='1')然后
温度<=温度- 1;
如果;
如果;
结束过程;
输出<= temp;
端行为;