二进制上下计数器HDL Verilog代码
本页verilog源代码里涵盖HDL代码二进制上下计数器用verilog。
象征
以下是二进制上下计数器的真值表。
真值表
| Clk | Rst | Qout |
|---|---|---|
| X | 1 | 0000 |
| 1 | 0 | 0001 |
| 1 | 0 | 0010 |
| 1 | 0 | 0011 |
| 1 | 0 | 0100 |
| 1 | 0 | 0101 |
| 1 | 0 | 0110 |
| 1 | 0 | 0111 |
| 1 | 0 | 1000 |
| 1 | 0 | 1001 |
| 1 | 0 | 1010 |
| 1 | 0 | 1011 |
| 1 | 0 | 1100 |
| 1 | 0 | 1101 |
| 1 | 0 | 1110 |
| 1 | 0 | 1111 |
Verilog代码
模块bin_as(clk,clr,dir, temp);
输入时钟,clr, dir;
输出reg[3:0] temp;
always@(posedge clk,posedge clr)
开始
如果(clr = = 0)
开始
如果(dir = = 0)
temp = temp + 1;
其他临时= temp-1;
结束
其他的
temp = 4 'd0;
结束
终端模块
仿真结果
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