所有逻辑门HDL Verilog代码
本页verilog源代码里涵盖所有的HDL代码逻辑门用verilog。
带符号的真值表
Verilog代码
模块allgate (a, b, y);
输入a、b;
输出[1:6]y;
赋值y[1]= a & b;
赋值y[2]= a | b，
赋值y[3]= ~a，
赋值y[4]= ~(a & b)，
赋值y[5]= ~(a | b)，
赋值y[6]= a ^ b;
终端模块
输入a、b;
输出[1:6]y;
赋值y[1]= a & b;
赋值y[2]= a | b，
赋值y[3]= ~a，
赋值y[4]= ~(a & b)，
赋值y[5]= ~(a | b)，
赋值y[6]= a ^ b;
终端模块
•程序合成后，创建一个测试平台，加载输入。
•突出显示tbw文件，并单击Modelsim模拟行为模型。
•现在单击波形并放大以查看结果。
仿真结果
射频和无线教程
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