8到3编码器HDL Verilog代码
本页verilog源代码里涵盖HDL代码8到3编码器优先使用verilog。
真值表及示意图
下面是8到3奇偶校验编码器的真值表和原理图。
| 在 | I7 | 16 | I5 | 预告 | I3 | I2 | I1 | I0 | Z2 | Z1 | Z0 | enx | V |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 1 | X | X | X | X | X | X | X | X | 1 | 1 | 1 | 1 | 1 |
| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | X | 1 | 1 | 0 | 0 | 1 |
| 0 | 1 | 1 | 1 | 1 | 1 | 0 | X | X | 1 | 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 | 1 | 0 | X | X | X | 1 | 0 | 0 | 0 | 1 |
| 0 | 1 | 1 | 1 | 0 | X | X | X | X | 0 | 1 | 1 | 0 | 1 |
| 0 | 1 | 1 | 0 | X | X | X | X | X | 0 | 1 | 0 | 0 | 1 |
| 0 | 1 | 0 | X | X | X | X | X | X | 0 | 0 | 1 | 0 | 1 |
| 0 | 0 | X | X | X | X | X | X | X | 0 | 0 | 0 | 0 | 1 |
Verilog代码
模块enc8_3 (I, en, y, v);
输入[7:0]我;
输入在;
v输出;
输出y (2:0);
sig y;sig v;
总是@ (en, I)
开始
如果(en = = 0)
v = 0;
其他的
v = 1;
结束
if (I[7]= =1 & en= =1) y=3 - b111;
else if (I[6]==1 & en==1) y=3 _ b110;
else if (I[5]==1 & en==1) y=3�b101;
else if (I[4]==1 & en==1) y=3 _ b100;
else if (I[3]==1 & en==1) y=3 _ b011;
else if (I[2]==1 & en==1) y=3 _ b010;
else if (I[1]==1 & en==1) y=3�b001;
else if (I[0]==1 & en==1) y=3 _ b000;
其他y = 3�b000;
结束
终端模块
仿真结果
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