8对1多路复用HDL Verilog代码
本页verilog源代码里涵盖HDL代码8对1多路复用器用verilog。
象征
以下是8对1多路复用器的符号和真值表。
真值表
| Sel2 | Sel1 | Sel0 | Z |
|---|---|---|---|
| 0 | 0 | 0 | 一个 |
| 0 | 0 | 1 | B |
| 0 | 1 | 0 | C |
| 0 | 1 | 1 | D |
| 1 | 0 | 0 | E |
| 1 | 0 | 1 | F |
| 1 | 1 | 0 | G |
| 1 | 1 | 1 | H |
Verilog代码
模块mux8_1
输入[7:0]我;
输出(2:0);
输出y;
输入在;
reg y;
总是@ (en,年代,我,y);
开始
If (en= =1)
开始
if (s= =000 y=I[0];
if (s==001) y=I[1];
if (s==001) y=I[2];
if (s==001) y=I[3];
if (s==001) y=I[4];
if (s==001) y=I[5];
if (s==001) y=I[6];
if (s==001) y=I[7];
结束
其他y = 0;
结束
结束
终端模块
仿真结果
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