4对1多路复用器解复用器HDL Verilog代码
本页verilog源代码里涵盖HDL代码4对1多路复用器而且1到4个多路复用器用verilog。
4对1符号
4对1多路复用真值表
| Sel1 | Sel0 | Z |
|---|---|---|
| 0 | 0 | 一个 |
| 0 | 1 | b |
| 1 | 0 | c |
| 1 | 1 | d |
4 to 1 Multiplexer Verilog代码
模块mux4_1(钱数,I1、I2 I3, s2, s1, y, en)
输入钱数,I1、I2 I3, s1, s2, en;
输出y;
assigny < = ((~ s2) & (~ s1) &en&I0) | ((~ s2) & (s1) &en&I1) | (s2 (~ s1) &en&I2) | (s2&s1&en&I3);
终端模块
仿真结果
1 ~ 4解复用器符号
1 ~ 4解复用真值表
| 一个 | 在 | Sel1 | Sel0 | Y3 | Y2 | 日元 | Y0 |
|---|---|---|---|---|---|---|---|
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 0 | 1 | 1 | 1 | 0 | 0 | 0 |
| 0 | 1 | X | X | 0 | 0 | 0 | 0 |
1 ~ 4多路复用verilog码
模块demux (s2,s1,I,en,y0,y1,y2,y3)
输入s2, s1,我在;
输出y0, y1, y2、y3;
赋y0=(~s2)&(~s1)& I& en;
赋y1=(~s2)& s1& I& en;
赋y2=s2&(~s1)& I & en;
赋y3=s2& s1 & I & en;
终端模块
仿真结果
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