2到4解码器HDL Verilog代码
本页verilog源代码里涵盖HDL代码2到4解码器使用verilog编程语言。
象征
图1描述了2到4解码器的原理图符号，下面是该解码器的真值表。
真值表
| E | Sel1 | Sel0 | Y3 | Y2 | 日元 | Y0 |
|---|---|---|---|---|---|---|
| 1 | 0 | 0 | 0 | 0 | 0 | 1 |
| 1 | 0 | 1 | 0 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 | 0 | 0 | 0 |
| 0 | X | X | 0 | 0 | 0 | 0 |
Verilog代码
模块dec2_4 (a,b,en,y0,y1,y2,y3)
输入a, b, en;
输出y0, y1, y2、y3;
赋值y0= (~a) & (~b) & en;
赋y1= (~a) & b & en;
赋y2= a & (~ b) & en;
赋值y3= a & b & en;
终端模块
输入a, b, en;
输出y0, y1, y2、y3;
赋值y0= (~a) & (~b) & en;
赋y1= (~a) & b & en;
赋y2= a & (~ b) & en;
赋值y3= a & b & en;
终端模块
仿真结果
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