1位比较器，4位比较器HDL Verilog代码
本页verilog源代码里涵盖HDL代码1位比较器而且4位比较器用verilog。
1位比较器符号
下面是1位比较器的符号和真值表。
1位比较真值表
| 一个 | b | l | E | G |
|---|---|---|---|---|
| 0 | 0 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 0 |
| 1 | 0 | 0 | 0 | 1 |
| 1 | 1 | 0 | 1 | 0 |
1位比较器Verilog代码
模块b_comp1 (a, b, L, E,G);
输入a, b;输出L, E, G;
导线s1, s2;
不是X1(s1, a);
不是X2 (s2, b);
X3 (L,s1, b);
和X4 (G,s2, a);
xnor X5 (E, a, b);
终端模块
仿真结果
4位比较器符号
下面是4位比较器的符号和真值表。
4位比较器Verilog代码
模块comp (a, b, aeqb agtb, altb);
输入[3:0]a,b;
输出aeqb、agtb altb;
reg aeqb、agtb altb;
总是@(a或b)
开始
aeqb = 0;agtb = 0;altb = 0;
如果(a = = b)
aeqb = 1;
Else if (a>b)
agtb = 1;
其他的
altb = 1;
结束
终端模块
仿真结果
射频和无线教程
无线局域网802.11交流802.11广告wimax无线个域网z - waveGSMLTEUMTS蓝牙超宽频物联网卫星天线雷达